#ifndef IP_LOOPBACK_AXI_SMC_0_H_
#define IP_LOOPBACK_AXI_SMC_0_H_

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#ifndef XTLM
#include "xtlm.h"
#endif
#ifndef SYSTEMC_INCLUDED
#include <systemc>
#endif

#if defined(_MSC_VER)
#define DllExport __declspec(dllexport)
#elif defined(__GNUC__)
#define DllExport __attribute__ ((visibility("default")))
#else
#define DllExport
#endif

#include "Loopback_axi_smc_0_sc.h"




#ifdef XILINX_SIMULATOR
class DllExport Loopback_axi_smc_0 : public Loopback_axi_smc_0_sc
{
public:

  Loopback_axi_smc_0(const sc_core::sc_module_name& nm);
  virtual ~Loopback_axi_smc_0();

  // module pin-to-pin RTL interface

  sc_core::sc_in< bool > aclk;
  sc_core::sc_in< bool > aresetn;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_awid;
  sc_core::sc_in< sc_dt::sc_bv<40> > S00_AXI_awaddr;
  sc_core::sc_in< sc_dt::sc_bv<8> > S00_AXI_awlen;
  sc_core::sc_in< sc_dt::sc_bv<3> > S00_AXI_awsize;
  sc_core::sc_in< sc_dt::sc_bv<2> > S00_AXI_awburst;
  sc_core::sc_in< sc_dt::sc_bv<1> > S00_AXI_awlock;
  sc_core::sc_in< sc_dt::sc_bv<4> > S00_AXI_awcache;
  sc_core::sc_in< sc_dt::sc_bv<3> > S00_AXI_awprot;
  sc_core::sc_in< sc_dt::sc_bv<4> > S00_AXI_awqos;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_awuser;
  sc_core::sc_in< bool > S00_AXI_awvalid;
  sc_core::sc_out< bool > S00_AXI_awready;
  sc_core::sc_in< sc_dt::sc_bv<128> > S00_AXI_wdata;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_wstrb;
  sc_core::sc_in< bool > S00_AXI_wlast;
  sc_core::sc_in< bool > S00_AXI_wvalid;
  sc_core::sc_out< bool > S00_AXI_wready;
  sc_core::sc_out< sc_dt::sc_bv<16> > S00_AXI_bid;
  sc_core::sc_out< sc_dt::sc_bv<2> > S00_AXI_bresp;
  sc_core::sc_out< bool > S00_AXI_bvalid;
  sc_core::sc_in< bool > S00_AXI_bready;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_arid;
  sc_core::sc_in< sc_dt::sc_bv<40> > S00_AXI_araddr;
  sc_core::sc_in< sc_dt::sc_bv<8> > S00_AXI_arlen;
  sc_core::sc_in< sc_dt::sc_bv<3> > S00_AXI_arsize;
  sc_core::sc_in< sc_dt::sc_bv<2> > S00_AXI_arburst;
  sc_core::sc_in< sc_dt::sc_bv<1> > S00_AXI_arlock;
  sc_core::sc_in< sc_dt::sc_bv<4> > S00_AXI_arcache;
  sc_core::sc_in< sc_dt::sc_bv<3> > S00_AXI_arprot;
  sc_core::sc_in< sc_dt::sc_bv<4> > S00_AXI_arqos;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_aruser;
  sc_core::sc_in< bool > S00_AXI_arvalid;
  sc_core::sc_out< bool > S00_AXI_arready;
  sc_core::sc_out< sc_dt::sc_bv<16> > S00_AXI_rid;
  sc_core::sc_out< sc_dt::sc_bv<128> > S00_AXI_rdata;
  sc_core::sc_out< sc_dt::sc_bv<2> > S00_AXI_rresp;
  sc_core::sc_out< bool > S00_AXI_rlast;
  sc_core::sc_out< bool > S00_AXI_rvalid;
  sc_core::sc_in< bool > S00_AXI_rready;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_awid;
  sc_core::sc_in< sc_dt::sc_bv<40> > S01_AXI_awaddr;
  sc_core::sc_in< sc_dt::sc_bv<8> > S01_AXI_awlen;
  sc_core::sc_in< sc_dt::sc_bv<3> > S01_AXI_awsize;
  sc_core::sc_in< sc_dt::sc_bv<2> > S01_AXI_awburst;
  sc_core::sc_in< sc_dt::sc_bv<1> > S01_AXI_awlock;
  sc_core::sc_in< sc_dt::sc_bv<4> > S01_AXI_awcache;
  sc_core::sc_in< sc_dt::sc_bv<3> > S01_AXI_awprot;
  sc_core::sc_in< sc_dt::sc_bv<4> > S01_AXI_awqos;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_awuser;
  sc_core::sc_in< bool > S01_AXI_awvalid;
  sc_core::sc_out< bool > S01_AXI_awready;
  sc_core::sc_in< sc_dt::sc_bv<128> > S01_AXI_wdata;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_wstrb;
  sc_core::sc_in< bool > S01_AXI_wlast;
  sc_core::sc_in< bool > S01_AXI_wvalid;
  sc_core::sc_out< bool > S01_AXI_wready;
  sc_core::sc_out< sc_dt::sc_bv<16> > S01_AXI_bid;
  sc_core::sc_out< sc_dt::sc_bv<2> > S01_AXI_bresp;
  sc_core::sc_out< bool > S01_AXI_bvalid;
  sc_core::sc_in< bool > S01_AXI_bready;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_arid;
  sc_core::sc_in< sc_dt::sc_bv<40> > S01_AXI_araddr;
  sc_core::sc_in< sc_dt::sc_bv<8> > S01_AXI_arlen;
  sc_core::sc_in< sc_dt::sc_bv<3> > S01_AXI_arsize;
  sc_core::sc_in< sc_dt::sc_bv<2> > S01_AXI_arburst;
  sc_core::sc_in< sc_dt::sc_bv<1> > S01_AXI_arlock;
  sc_core::sc_in< sc_dt::sc_bv<4> > S01_AXI_arcache;
  sc_core::sc_in< sc_dt::sc_bv<3> > S01_AXI_arprot;
  sc_core::sc_in< sc_dt::sc_bv<4> > S01_AXI_arqos;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_aruser;
  sc_core::sc_in< bool > S01_AXI_arvalid;
  sc_core::sc_out< bool > S01_AXI_arready;
  sc_core::sc_out< sc_dt::sc_bv<16> > S01_AXI_rid;
  sc_core::sc_out< sc_dt::sc_bv<128> > S01_AXI_rdata;
  sc_core::sc_out< sc_dt::sc_bv<2> > S01_AXI_rresp;
  sc_core::sc_out< bool > S01_AXI_rlast;
  sc_core::sc_out< bool > S01_AXI_rvalid;
  sc_core::sc_in< bool > S01_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<10> > M00_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M00_AXI_awprot;
  sc_core::sc_out< bool > M00_AXI_awvalid;
  sc_core::sc_in< bool > M00_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M00_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M00_AXI_wstrb;
  sc_core::sc_out< bool > M00_AXI_wvalid;
  sc_core::sc_in< bool > M00_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M00_AXI_bresp;
  sc_core::sc_in< bool > M00_AXI_bvalid;
  sc_core::sc_out< bool > M00_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<10> > M00_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M00_AXI_arprot;
  sc_core::sc_out< bool > M00_AXI_arvalid;
  sc_core::sc_in< bool > M00_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M00_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M00_AXI_rresp;
  sc_core::sc_in< bool > M00_AXI_rvalid;
  sc_core::sc_out< bool > M00_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<10> > M01_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M01_AXI_awprot;
  sc_core::sc_out< bool > M01_AXI_awvalid;
  sc_core::sc_in< bool > M01_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M01_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M01_AXI_wstrb;
  sc_core::sc_out< bool > M01_AXI_wvalid;
  sc_core::sc_in< bool > M01_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M01_AXI_bresp;
  sc_core::sc_in< bool > M01_AXI_bvalid;
  sc_core::sc_out< bool > M01_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<10> > M01_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M01_AXI_arprot;
  sc_core::sc_out< bool > M01_AXI_arvalid;
  sc_core::sc_in< bool > M01_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M01_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M01_AXI_rresp;
  sc_core::sc_in< bool > M01_AXI_rvalid;
  sc_core::sc_out< bool > M01_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M02_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M02_AXI_awprot;
  sc_core::sc_out< bool > M02_AXI_awvalid;
  sc_core::sc_in< bool > M02_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M02_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M02_AXI_wstrb;
  sc_core::sc_out< bool > M02_AXI_wvalid;
  sc_core::sc_in< bool > M02_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M02_AXI_bresp;
  sc_core::sc_in< bool > M02_AXI_bvalid;
  sc_core::sc_out< bool > M02_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M02_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M02_AXI_arprot;
  sc_core::sc_out< bool > M02_AXI_arvalid;
  sc_core::sc_in< bool > M02_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M02_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M02_AXI_rresp;
  sc_core::sc_in< bool > M02_AXI_rvalid;
  sc_core::sc_out< bool > M02_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M03_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M03_AXI_awprot;
  sc_core::sc_out< bool > M03_AXI_awvalid;
  sc_core::sc_in< bool > M03_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M03_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M03_AXI_wstrb;
  sc_core::sc_out< bool > M03_AXI_wvalid;
  sc_core::sc_in< bool > M03_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M03_AXI_bresp;
  sc_core::sc_in< bool > M03_AXI_bvalid;
  sc_core::sc_out< bool > M03_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M03_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M03_AXI_arprot;
  sc_core::sc_out< bool > M03_AXI_arvalid;
  sc_core::sc_in< bool > M03_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M03_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M03_AXI_rresp;
  sc_core::sc_in< bool > M03_AXI_rvalid;
  sc_core::sc_out< bool > M03_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M04_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M04_AXI_awprot;
  sc_core::sc_out< bool > M04_AXI_awvalid;
  sc_core::sc_in< bool > M04_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M04_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M04_AXI_wstrb;
  sc_core::sc_out< bool > M04_AXI_wvalid;
  sc_core::sc_in< bool > M04_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M04_AXI_bresp;
  sc_core::sc_in< bool > M04_AXI_bvalid;
  sc_core::sc_out< bool > M04_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M04_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M04_AXI_arprot;
  sc_core::sc_out< bool > M04_AXI_arvalid;
  sc_core::sc_in< bool > M04_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M04_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M04_AXI_rresp;
  sc_core::sc_in< bool > M04_AXI_rvalid;
  sc_core::sc_out< bool > M04_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<18> > M05_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M05_AXI_awprot;
  sc_core::sc_out< bool > M05_AXI_awvalid;
  sc_core::sc_in< bool > M05_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M05_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M05_AXI_wstrb;
  sc_core::sc_out< bool > M05_AXI_wvalid;
  sc_core::sc_in< bool > M05_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M05_AXI_bresp;
  sc_core::sc_in< bool > M05_AXI_bvalid;
  sc_core::sc_out< bool > M05_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<18> > M05_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M05_AXI_arprot;
  sc_core::sc_out< bool > M05_AXI_arvalid;
  sc_core::sc_in< bool > M05_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M05_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M05_AXI_rresp;
  sc_core::sc_in< bool > M05_AXI_rvalid;
  sc_core::sc_out< bool > M05_AXI_rready;

  // Dummy Signals for IP Ports


protected:

  virtual void before_end_of_elaboration();

private:

  xtlm::xaximm_pin2xtlm_t<128,40,16,16,1,1,16,1>* mp_S00_AXI_transactor;
  xsc::common::vectorN2scalar_converter<1>* mp_S00_AXI_awlock_converter;
  sc_signal< bool > m_S00_AXI_awlock_converter_signal;
  xsc::common::vectorN2scalar_converter<1>* mp_S00_AXI_arlock_converter;
  sc_signal< bool > m_S00_AXI_arlock_converter_signal;
  xtlm::xaximm_pin2xtlm_t<128,40,16,16,1,1,16,1>* mp_S01_AXI_transactor;
  xsc::common::vectorN2scalar_converter<1>* mp_S01_AXI_awlock_converter;
  sc_signal< bool > m_S01_AXI_awlock_converter_signal;
  xsc::common::vectorN2scalar_converter<1>* mp_S01_AXI_arlock_converter;
  sc_signal< bool > m_S01_AXI_arlock_converter_signal;
  xtlm::xaximm_xtlm2pin_t<32,10,1,1,1,1,1,1>* mp_M00_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,10,1,1,1,1,1,1>* mp_M01_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,9,1,1,1,1,1,1>* mp_M02_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,9,1,1,1,1,1,1>* mp_M03_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,9,1,1,1,1,1,1>* mp_M04_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,18,1,1,1,1,1,1>* mp_M05_AXI_transactor;

};
#endif // XILINX_SIMULATOR




#ifdef XM_SYSTEMC
class DllExport Loopback_axi_smc_0 : public Loopback_axi_smc_0_sc
{
public:

  Loopback_axi_smc_0(const sc_core::sc_module_name& nm);
  virtual ~Loopback_axi_smc_0();

  // module pin-to-pin RTL interface

  sc_core::sc_in< bool > aclk;
  sc_core::sc_in< bool > aresetn;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_awid;
  sc_core::sc_in< sc_dt::sc_bv<40> > S00_AXI_awaddr;
  sc_core::sc_in< sc_dt::sc_bv<8> > S00_AXI_awlen;
  sc_core::sc_in< sc_dt::sc_bv<3> > S00_AXI_awsize;
  sc_core::sc_in< sc_dt::sc_bv<2> > S00_AXI_awburst;
  sc_core::sc_in< sc_dt::sc_bv<1> > S00_AXI_awlock;
  sc_core::sc_in< sc_dt::sc_bv<4> > S00_AXI_awcache;
  sc_core::sc_in< sc_dt::sc_bv<3> > S00_AXI_awprot;
  sc_core::sc_in< sc_dt::sc_bv<4> > S00_AXI_awqos;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_awuser;
  sc_core::sc_in< bool > S00_AXI_awvalid;
  sc_core::sc_out< bool > S00_AXI_awready;
  sc_core::sc_in< sc_dt::sc_bv<128> > S00_AXI_wdata;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_wstrb;
  sc_core::sc_in< bool > S00_AXI_wlast;
  sc_core::sc_in< bool > S00_AXI_wvalid;
  sc_core::sc_out< bool > S00_AXI_wready;
  sc_core::sc_out< sc_dt::sc_bv<16> > S00_AXI_bid;
  sc_core::sc_out< sc_dt::sc_bv<2> > S00_AXI_bresp;
  sc_core::sc_out< bool > S00_AXI_bvalid;
  sc_core::sc_in< bool > S00_AXI_bready;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_arid;
  sc_core::sc_in< sc_dt::sc_bv<40> > S00_AXI_araddr;
  sc_core::sc_in< sc_dt::sc_bv<8> > S00_AXI_arlen;
  sc_core::sc_in< sc_dt::sc_bv<3> > S00_AXI_arsize;
  sc_core::sc_in< sc_dt::sc_bv<2> > S00_AXI_arburst;
  sc_core::sc_in< sc_dt::sc_bv<1> > S00_AXI_arlock;
  sc_core::sc_in< sc_dt::sc_bv<4> > S00_AXI_arcache;
  sc_core::sc_in< sc_dt::sc_bv<3> > S00_AXI_arprot;
  sc_core::sc_in< sc_dt::sc_bv<4> > S00_AXI_arqos;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_aruser;
  sc_core::sc_in< bool > S00_AXI_arvalid;
  sc_core::sc_out< bool > S00_AXI_arready;
  sc_core::sc_out< sc_dt::sc_bv<16> > S00_AXI_rid;
  sc_core::sc_out< sc_dt::sc_bv<128> > S00_AXI_rdata;
  sc_core::sc_out< sc_dt::sc_bv<2> > S00_AXI_rresp;
  sc_core::sc_out< bool > S00_AXI_rlast;
  sc_core::sc_out< bool > S00_AXI_rvalid;
  sc_core::sc_in< bool > S00_AXI_rready;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_awid;
  sc_core::sc_in< sc_dt::sc_bv<40> > S01_AXI_awaddr;
  sc_core::sc_in< sc_dt::sc_bv<8> > S01_AXI_awlen;
  sc_core::sc_in< sc_dt::sc_bv<3> > S01_AXI_awsize;
  sc_core::sc_in< sc_dt::sc_bv<2> > S01_AXI_awburst;
  sc_core::sc_in< sc_dt::sc_bv<1> > S01_AXI_awlock;
  sc_core::sc_in< sc_dt::sc_bv<4> > S01_AXI_awcache;
  sc_core::sc_in< sc_dt::sc_bv<3> > S01_AXI_awprot;
  sc_core::sc_in< sc_dt::sc_bv<4> > S01_AXI_awqos;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_awuser;
  sc_core::sc_in< bool > S01_AXI_awvalid;
  sc_core::sc_out< bool > S01_AXI_awready;
  sc_core::sc_in< sc_dt::sc_bv<128> > S01_AXI_wdata;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_wstrb;
  sc_core::sc_in< bool > S01_AXI_wlast;
  sc_core::sc_in< bool > S01_AXI_wvalid;
  sc_core::sc_out< bool > S01_AXI_wready;
  sc_core::sc_out< sc_dt::sc_bv<16> > S01_AXI_bid;
  sc_core::sc_out< sc_dt::sc_bv<2> > S01_AXI_bresp;
  sc_core::sc_out< bool > S01_AXI_bvalid;
  sc_core::sc_in< bool > S01_AXI_bready;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_arid;
  sc_core::sc_in< sc_dt::sc_bv<40> > S01_AXI_araddr;
  sc_core::sc_in< sc_dt::sc_bv<8> > S01_AXI_arlen;
  sc_core::sc_in< sc_dt::sc_bv<3> > S01_AXI_arsize;
  sc_core::sc_in< sc_dt::sc_bv<2> > S01_AXI_arburst;
  sc_core::sc_in< sc_dt::sc_bv<1> > S01_AXI_arlock;
  sc_core::sc_in< sc_dt::sc_bv<4> > S01_AXI_arcache;
  sc_core::sc_in< sc_dt::sc_bv<3> > S01_AXI_arprot;
  sc_core::sc_in< sc_dt::sc_bv<4> > S01_AXI_arqos;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_aruser;
  sc_core::sc_in< bool > S01_AXI_arvalid;
  sc_core::sc_out< bool > S01_AXI_arready;
  sc_core::sc_out< sc_dt::sc_bv<16> > S01_AXI_rid;
  sc_core::sc_out< sc_dt::sc_bv<128> > S01_AXI_rdata;
  sc_core::sc_out< sc_dt::sc_bv<2> > S01_AXI_rresp;
  sc_core::sc_out< bool > S01_AXI_rlast;
  sc_core::sc_out< bool > S01_AXI_rvalid;
  sc_core::sc_in< bool > S01_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<10> > M00_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M00_AXI_awprot;
  sc_core::sc_out< bool > M00_AXI_awvalid;
  sc_core::sc_in< bool > M00_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M00_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M00_AXI_wstrb;
  sc_core::sc_out< bool > M00_AXI_wvalid;
  sc_core::sc_in< bool > M00_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M00_AXI_bresp;
  sc_core::sc_in< bool > M00_AXI_bvalid;
  sc_core::sc_out< bool > M00_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<10> > M00_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M00_AXI_arprot;
  sc_core::sc_out< bool > M00_AXI_arvalid;
  sc_core::sc_in< bool > M00_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M00_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M00_AXI_rresp;
  sc_core::sc_in< bool > M00_AXI_rvalid;
  sc_core::sc_out< bool > M00_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<10> > M01_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M01_AXI_awprot;
  sc_core::sc_out< bool > M01_AXI_awvalid;
  sc_core::sc_in< bool > M01_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M01_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M01_AXI_wstrb;
  sc_core::sc_out< bool > M01_AXI_wvalid;
  sc_core::sc_in< bool > M01_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M01_AXI_bresp;
  sc_core::sc_in< bool > M01_AXI_bvalid;
  sc_core::sc_out< bool > M01_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<10> > M01_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M01_AXI_arprot;
  sc_core::sc_out< bool > M01_AXI_arvalid;
  sc_core::sc_in< bool > M01_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M01_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M01_AXI_rresp;
  sc_core::sc_in< bool > M01_AXI_rvalid;
  sc_core::sc_out< bool > M01_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M02_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M02_AXI_awprot;
  sc_core::sc_out< bool > M02_AXI_awvalid;
  sc_core::sc_in< bool > M02_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M02_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M02_AXI_wstrb;
  sc_core::sc_out< bool > M02_AXI_wvalid;
  sc_core::sc_in< bool > M02_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M02_AXI_bresp;
  sc_core::sc_in< bool > M02_AXI_bvalid;
  sc_core::sc_out< bool > M02_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M02_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M02_AXI_arprot;
  sc_core::sc_out< bool > M02_AXI_arvalid;
  sc_core::sc_in< bool > M02_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M02_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M02_AXI_rresp;
  sc_core::sc_in< bool > M02_AXI_rvalid;
  sc_core::sc_out< bool > M02_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M03_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M03_AXI_awprot;
  sc_core::sc_out< bool > M03_AXI_awvalid;
  sc_core::sc_in< bool > M03_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M03_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M03_AXI_wstrb;
  sc_core::sc_out< bool > M03_AXI_wvalid;
  sc_core::sc_in< bool > M03_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M03_AXI_bresp;
  sc_core::sc_in< bool > M03_AXI_bvalid;
  sc_core::sc_out< bool > M03_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M03_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M03_AXI_arprot;
  sc_core::sc_out< bool > M03_AXI_arvalid;
  sc_core::sc_in< bool > M03_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M03_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M03_AXI_rresp;
  sc_core::sc_in< bool > M03_AXI_rvalid;
  sc_core::sc_out< bool > M03_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M04_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M04_AXI_awprot;
  sc_core::sc_out< bool > M04_AXI_awvalid;
  sc_core::sc_in< bool > M04_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M04_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M04_AXI_wstrb;
  sc_core::sc_out< bool > M04_AXI_wvalid;
  sc_core::sc_in< bool > M04_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M04_AXI_bresp;
  sc_core::sc_in< bool > M04_AXI_bvalid;
  sc_core::sc_out< bool > M04_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M04_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M04_AXI_arprot;
  sc_core::sc_out< bool > M04_AXI_arvalid;
  sc_core::sc_in< bool > M04_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M04_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M04_AXI_rresp;
  sc_core::sc_in< bool > M04_AXI_rvalid;
  sc_core::sc_out< bool > M04_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<18> > M05_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M05_AXI_awprot;
  sc_core::sc_out< bool > M05_AXI_awvalid;
  sc_core::sc_in< bool > M05_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M05_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M05_AXI_wstrb;
  sc_core::sc_out< bool > M05_AXI_wvalid;
  sc_core::sc_in< bool > M05_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M05_AXI_bresp;
  sc_core::sc_in< bool > M05_AXI_bvalid;
  sc_core::sc_out< bool > M05_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<18> > M05_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M05_AXI_arprot;
  sc_core::sc_out< bool > M05_AXI_arvalid;
  sc_core::sc_in< bool > M05_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M05_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M05_AXI_rresp;
  sc_core::sc_in< bool > M05_AXI_rvalid;
  sc_core::sc_out< bool > M05_AXI_rready;

  // Dummy Signals for IP Ports


protected:

  virtual void before_end_of_elaboration();

private:

  xtlm::xaximm_pin2xtlm_t<128,40,16,16,1,1,16,1>* mp_S00_AXI_transactor;
  xsc::common::vectorN2scalar_converter<1>* mp_S00_AXI_awlock_converter;
  sc_signal< bool > m_S00_AXI_awlock_converter_signal;
  xsc::common::vectorN2scalar_converter<1>* mp_S00_AXI_arlock_converter;
  sc_signal< bool > m_S00_AXI_arlock_converter_signal;
  xtlm::xaximm_pin2xtlm_t<128,40,16,16,1,1,16,1>* mp_S01_AXI_transactor;
  xsc::common::vectorN2scalar_converter<1>* mp_S01_AXI_awlock_converter;
  sc_signal< bool > m_S01_AXI_awlock_converter_signal;
  xsc::common::vectorN2scalar_converter<1>* mp_S01_AXI_arlock_converter;
  sc_signal< bool > m_S01_AXI_arlock_converter_signal;
  xtlm::xaximm_xtlm2pin_t<32,10,1,1,1,1,1,1>* mp_M00_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,10,1,1,1,1,1,1>* mp_M01_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,9,1,1,1,1,1,1>* mp_M02_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,9,1,1,1,1,1,1>* mp_M03_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,9,1,1,1,1,1,1>* mp_M04_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,18,1,1,1,1,1,1>* mp_M05_AXI_transactor;

};
#endif // XM_SYSTEMC




#ifdef RIVIERA
class DllExport Loopback_axi_smc_0 : public Loopback_axi_smc_0_sc
{
public:

  Loopback_axi_smc_0(const sc_core::sc_module_name& nm);
  virtual ~Loopback_axi_smc_0();

  // module pin-to-pin RTL interface

  sc_core::sc_in< bool > aclk;
  sc_core::sc_in< bool > aresetn;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_awid;
  sc_core::sc_in< sc_dt::sc_bv<40> > S00_AXI_awaddr;
  sc_core::sc_in< sc_dt::sc_bv<8> > S00_AXI_awlen;
  sc_core::sc_in< sc_dt::sc_bv<3> > S00_AXI_awsize;
  sc_core::sc_in< sc_dt::sc_bv<2> > S00_AXI_awburst;
  sc_core::sc_in< sc_dt::sc_bv<1> > S00_AXI_awlock;
  sc_core::sc_in< sc_dt::sc_bv<4> > S00_AXI_awcache;
  sc_core::sc_in< sc_dt::sc_bv<3> > S00_AXI_awprot;
  sc_core::sc_in< sc_dt::sc_bv<4> > S00_AXI_awqos;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_awuser;
  sc_core::sc_in< bool > S00_AXI_awvalid;
  sc_core::sc_out< bool > S00_AXI_awready;
  sc_core::sc_in< sc_dt::sc_bv<128> > S00_AXI_wdata;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_wstrb;
  sc_core::sc_in< bool > S00_AXI_wlast;
  sc_core::sc_in< bool > S00_AXI_wvalid;
  sc_core::sc_out< bool > S00_AXI_wready;
  sc_core::sc_out< sc_dt::sc_bv<16> > S00_AXI_bid;
  sc_core::sc_out< sc_dt::sc_bv<2> > S00_AXI_bresp;
  sc_core::sc_out< bool > S00_AXI_bvalid;
  sc_core::sc_in< bool > S00_AXI_bready;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_arid;
  sc_core::sc_in< sc_dt::sc_bv<40> > S00_AXI_araddr;
  sc_core::sc_in< sc_dt::sc_bv<8> > S00_AXI_arlen;
  sc_core::sc_in< sc_dt::sc_bv<3> > S00_AXI_arsize;
  sc_core::sc_in< sc_dt::sc_bv<2> > S00_AXI_arburst;
  sc_core::sc_in< sc_dt::sc_bv<1> > S00_AXI_arlock;
  sc_core::sc_in< sc_dt::sc_bv<4> > S00_AXI_arcache;
  sc_core::sc_in< sc_dt::sc_bv<3> > S00_AXI_arprot;
  sc_core::sc_in< sc_dt::sc_bv<4> > S00_AXI_arqos;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_aruser;
  sc_core::sc_in< bool > S00_AXI_arvalid;
  sc_core::sc_out< bool > S00_AXI_arready;
  sc_core::sc_out< sc_dt::sc_bv<16> > S00_AXI_rid;
  sc_core::sc_out< sc_dt::sc_bv<128> > S00_AXI_rdata;
  sc_core::sc_out< sc_dt::sc_bv<2> > S00_AXI_rresp;
  sc_core::sc_out< bool > S00_AXI_rlast;
  sc_core::sc_out< bool > S00_AXI_rvalid;
  sc_core::sc_in< bool > S00_AXI_rready;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_awid;
  sc_core::sc_in< sc_dt::sc_bv<40> > S01_AXI_awaddr;
  sc_core::sc_in< sc_dt::sc_bv<8> > S01_AXI_awlen;
  sc_core::sc_in< sc_dt::sc_bv<3> > S01_AXI_awsize;
  sc_core::sc_in< sc_dt::sc_bv<2> > S01_AXI_awburst;
  sc_core::sc_in< sc_dt::sc_bv<1> > S01_AXI_awlock;
  sc_core::sc_in< sc_dt::sc_bv<4> > S01_AXI_awcache;
  sc_core::sc_in< sc_dt::sc_bv<3> > S01_AXI_awprot;
  sc_core::sc_in< sc_dt::sc_bv<4> > S01_AXI_awqos;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_awuser;
  sc_core::sc_in< bool > S01_AXI_awvalid;
  sc_core::sc_out< bool > S01_AXI_awready;
  sc_core::sc_in< sc_dt::sc_bv<128> > S01_AXI_wdata;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_wstrb;
  sc_core::sc_in< bool > S01_AXI_wlast;
  sc_core::sc_in< bool > S01_AXI_wvalid;
  sc_core::sc_out< bool > S01_AXI_wready;
  sc_core::sc_out< sc_dt::sc_bv<16> > S01_AXI_bid;
  sc_core::sc_out< sc_dt::sc_bv<2> > S01_AXI_bresp;
  sc_core::sc_out< bool > S01_AXI_bvalid;
  sc_core::sc_in< bool > S01_AXI_bready;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_arid;
  sc_core::sc_in< sc_dt::sc_bv<40> > S01_AXI_araddr;
  sc_core::sc_in< sc_dt::sc_bv<8> > S01_AXI_arlen;
  sc_core::sc_in< sc_dt::sc_bv<3> > S01_AXI_arsize;
  sc_core::sc_in< sc_dt::sc_bv<2> > S01_AXI_arburst;
  sc_core::sc_in< sc_dt::sc_bv<1> > S01_AXI_arlock;
  sc_core::sc_in< sc_dt::sc_bv<4> > S01_AXI_arcache;
  sc_core::sc_in< sc_dt::sc_bv<3> > S01_AXI_arprot;
  sc_core::sc_in< sc_dt::sc_bv<4> > S01_AXI_arqos;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_aruser;
  sc_core::sc_in< bool > S01_AXI_arvalid;
  sc_core::sc_out< bool > S01_AXI_arready;
  sc_core::sc_out< sc_dt::sc_bv<16> > S01_AXI_rid;
  sc_core::sc_out< sc_dt::sc_bv<128> > S01_AXI_rdata;
  sc_core::sc_out< sc_dt::sc_bv<2> > S01_AXI_rresp;
  sc_core::sc_out< bool > S01_AXI_rlast;
  sc_core::sc_out< bool > S01_AXI_rvalid;
  sc_core::sc_in< bool > S01_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<10> > M00_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M00_AXI_awprot;
  sc_core::sc_out< bool > M00_AXI_awvalid;
  sc_core::sc_in< bool > M00_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M00_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M00_AXI_wstrb;
  sc_core::sc_out< bool > M00_AXI_wvalid;
  sc_core::sc_in< bool > M00_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M00_AXI_bresp;
  sc_core::sc_in< bool > M00_AXI_bvalid;
  sc_core::sc_out< bool > M00_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<10> > M00_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M00_AXI_arprot;
  sc_core::sc_out< bool > M00_AXI_arvalid;
  sc_core::sc_in< bool > M00_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M00_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M00_AXI_rresp;
  sc_core::sc_in< bool > M00_AXI_rvalid;
  sc_core::sc_out< bool > M00_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<10> > M01_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M01_AXI_awprot;
  sc_core::sc_out< bool > M01_AXI_awvalid;
  sc_core::sc_in< bool > M01_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M01_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M01_AXI_wstrb;
  sc_core::sc_out< bool > M01_AXI_wvalid;
  sc_core::sc_in< bool > M01_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M01_AXI_bresp;
  sc_core::sc_in< bool > M01_AXI_bvalid;
  sc_core::sc_out< bool > M01_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<10> > M01_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M01_AXI_arprot;
  sc_core::sc_out< bool > M01_AXI_arvalid;
  sc_core::sc_in< bool > M01_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M01_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M01_AXI_rresp;
  sc_core::sc_in< bool > M01_AXI_rvalid;
  sc_core::sc_out< bool > M01_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M02_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M02_AXI_awprot;
  sc_core::sc_out< bool > M02_AXI_awvalid;
  sc_core::sc_in< bool > M02_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M02_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M02_AXI_wstrb;
  sc_core::sc_out< bool > M02_AXI_wvalid;
  sc_core::sc_in< bool > M02_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M02_AXI_bresp;
  sc_core::sc_in< bool > M02_AXI_bvalid;
  sc_core::sc_out< bool > M02_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M02_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M02_AXI_arprot;
  sc_core::sc_out< bool > M02_AXI_arvalid;
  sc_core::sc_in< bool > M02_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M02_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M02_AXI_rresp;
  sc_core::sc_in< bool > M02_AXI_rvalid;
  sc_core::sc_out< bool > M02_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M03_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M03_AXI_awprot;
  sc_core::sc_out< bool > M03_AXI_awvalid;
  sc_core::sc_in< bool > M03_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M03_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M03_AXI_wstrb;
  sc_core::sc_out< bool > M03_AXI_wvalid;
  sc_core::sc_in< bool > M03_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M03_AXI_bresp;
  sc_core::sc_in< bool > M03_AXI_bvalid;
  sc_core::sc_out< bool > M03_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M03_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M03_AXI_arprot;
  sc_core::sc_out< bool > M03_AXI_arvalid;
  sc_core::sc_in< bool > M03_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M03_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M03_AXI_rresp;
  sc_core::sc_in< bool > M03_AXI_rvalid;
  sc_core::sc_out< bool > M03_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M04_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M04_AXI_awprot;
  sc_core::sc_out< bool > M04_AXI_awvalid;
  sc_core::sc_in< bool > M04_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M04_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M04_AXI_wstrb;
  sc_core::sc_out< bool > M04_AXI_wvalid;
  sc_core::sc_in< bool > M04_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M04_AXI_bresp;
  sc_core::sc_in< bool > M04_AXI_bvalid;
  sc_core::sc_out< bool > M04_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M04_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M04_AXI_arprot;
  sc_core::sc_out< bool > M04_AXI_arvalid;
  sc_core::sc_in< bool > M04_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M04_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M04_AXI_rresp;
  sc_core::sc_in< bool > M04_AXI_rvalid;
  sc_core::sc_out< bool > M04_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<18> > M05_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M05_AXI_awprot;
  sc_core::sc_out< bool > M05_AXI_awvalid;
  sc_core::sc_in< bool > M05_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M05_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M05_AXI_wstrb;
  sc_core::sc_out< bool > M05_AXI_wvalid;
  sc_core::sc_in< bool > M05_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M05_AXI_bresp;
  sc_core::sc_in< bool > M05_AXI_bvalid;
  sc_core::sc_out< bool > M05_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<18> > M05_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M05_AXI_arprot;
  sc_core::sc_out< bool > M05_AXI_arvalid;
  sc_core::sc_in< bool > M05_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M05_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M05_AXI_rresp;
  sc_core::sc_in< bool > M05_AXI_rvalid;
  sc_core::sc_out< bool > M05_AXI_rready;

  // Dummy Signals for IP Ports


protected:

  virtual void before_end_of_elaboration();

private:

  xtlm::xaximm_pin2xtlm_t<128,40,16,16,1,1,16,1>* mp_S00_AXI_transactor;
  xsc::common::vectorN2scalar_converter<1>* mp_S00_AXI_awlock_converter;
  sc_signal< bool > m_S00_AXI_awlock_converter_signal;
  xsc::common::vectorN2scalar_converter<1>* mp_S00_AXI_arlock_converter;
  sc_signal< bool > m_S00_AXI_arlock_converter_signal;
  xtlm::xaximm_pin2xtlm_t<128,40,16,16,1,1,16,1>* mp_S01_AXI_transactor;
  xsc::common::vectorN2scalar_converter<1>* mp_S01_AXI_awlock_converter;
  sc_signal< bool > m_S01_AXI_awlock_converter_signal;
  xsc::common::vectorN2scalar_converter<1>* mp_S01_AXI_arlock_converter;
  sc_signal< bool > m_S01_AXI_arlock_converter_signal;
  xtlm::xaximm_xtlm2pin_t<32,10,1,1,1,1,1,1>* mp_M00_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,10,1,1,1,1,1,1>* mp_M01_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,9,1,1,1,1,1,1>* mp_M02_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,9,1,1,1,1,1,1>* mp_M03_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,9,1,1,1,1,1,1>* mp_M04_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,18,1,1,1,1,1,1>* mp_M05_AXI_transactor;

};
#endif // RIVIERA




#ifdef VCSSYSTEMC
#include "utils/xtlm_aximm_initiator_stub.h"

#include "utils/xtlm_aximm_target_stub.h"

class DllExport Loopback_axi_smc_0 : public Loopback_axi_smc_0_sc
{
public:

  Loopback_axi_smc_0(const sc_core::sc_module_name& nm);
  virtual ~Loopback_axi_smc_0();

  // module pin-to-pin RTL interface

  sc_core::sc_in< bool > aclk;
  sc_core::sc_in< bool > aresetn;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_awid;
  sc_core::sc_in< sc_dt::sc_bv<40> > S00_AXI_awaddr;
  sc_core::sc_in< sc_dt::sc_bv<8> > S00_AXI_awlen;
  sc_core::sc_in< sc_dt::sc_bv<3> > S00_AXI_awsize;
  sc_core::sc_in< sc_dt::sc_bv<2> > S00_AXI_awburst;
  sc_core::sc_in< sc_dt::sc_bv<1> > S00_AXI_awlock;
  sc_core::sc_in< sc_dt::sc_bv<4> > S00_AXI_awcache;
  sc_core::sc_in< sc_dt::sc_bv<3> > S00_AXI_awprot;
  sc_core::sc_in< sc_dt::sc_bv<4> > S00_AXI_awqos;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_awuser;
  sc_core::sc_in< bool > S00_AXI_awvalid;
  sc_core::sc_out< bool > S00_AXI_awready;
  sc_core::sc_in< sc_dt::sc_bv<128> > S00_AXI_wdata;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_wstrb;
  sc_core::sc_in< bool > S00_AXI_wlast;
  sc_core::sc_in< bool > S00_AXI_wvalid;
  sc_core::sc_out< bool > S00_AXI_wready;
  sc_core::sc_out< sc_dt::sc_bv<16> > S00_AXI_bid;
  sc_core::sc_out< sc_dt::sc_bv<2> > S00_AXI_bresp;
  sc_core::sc_out< bool > S00_AXI_bvalid;
  sc_core::sc_in< bool > S00_AXI_bready;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_arid;
  sc_core::sc_in< sc_dt::sc_bv<40> > S00_AXI_araddr;
  sc_core::sc_in< sc_dt::sc_bv<8> > S00_AXI_arlen;
  sc_core::sc_in< sc_dt::sc_bv<3> > S00_AXI_arsize;
  sc_core::sc_in< sc_dt::sc_bv<2> > S00_AXI_arburst;
  sc_core::sc_in< sc_dt::sc_bv<1> > S00_AXI_arlock;
  sc_core::sc_in< sc_dt::sc_bv<4> > S00_AXI_arcache;
  sc_core::sc_in< sc_dt::sc_bv<3> > S00_AXI_arprot;
  sc_core::sc_in< sc_dt::sc_bv<4> > S00_AXI_arqos;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_aruser;
  sc_core::sc_in< bool > S00_AXI_arvalid;
  sc_core::sc_out< bool > S00_AXI_arready;
  sc_core::sc_out< sc_dt::sc_bv<16> > S00_AXI_rid;
  sc_core::sc_out< sc_dt::sc_bv<128> > S00_AXI_rdata;
  sc_core::sc_out< sc_dt::sc_bv<2> > S00_AXI_rresp;
  sc_core::sc_out< bool > S00_AXI_rlast;
  sc_core::sc_out< bool > S00_AXI_rvalid;
  sc_core::sc_in< bool > S00_AXI_rready;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_awid;
  sc_core::sc_in< sc_dt::sc_bv<40> > S01_AXI_awaddr;
  sc_core::sc_in< sc_dt::sc_bv<8> > S01_AXI_awlen;
  sc_core::sc_in< sc_dt::sc_bv<3> > S01_AXI_awsize;
  sc_core::sc_in< sc_dt::sc_bv<2> > S01_AXI_awburst;
  sc_core::sc_in< sc_dt::sc_bv<1> > S01_AXI_awlock;
  sc_core::sc_in< sc_dt::sc_bv<4> > S01_AXI_awcache;
  sc_core::sc_in< sc_dt::sc_bv<3> > S01_AXI_awprot;
  sc_core::sc_in< sc_dt::sc_bv<4> > S01_AXI_awqos;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_awuser;
  sc_core::sc_in< bool > S01_AXI_awvalid;
  sc_core::sc_out< bool > S01_AXI_awready;
  sc_core::sc_in< sc_dt::sc_bv<128> > S01_AXI_wdata;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_wstrb;
  sc_core::sc_in< bool > S01_AXI_wlast;
  sc_core::sc_in< bool > S01_AXI_wvalid;
  sc_core::sc_out< bool > S01_AXI_wready;
  sc_core::sc_out< sc_dt::sc_bv<16> > S01_AXI_bid;
  sc_core::sc_out< sc_dt::sc_bv<2> > S01_AXI_bresp;
  sc_core::sc_out< bool > S01_AXI_bvalid;
  sc_core::sc_in< bool > S01_AXI_bready;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_arid;
  sc_core::sc_in< sc_dt::sc_bv<40> > S01_AXI_araddr;
  sc_core::sc_in< sc_dt::sc_bv<8> > S01_AXI_arlen;
  sc_core::sc_in< sc_dt::sc_bv<3> > S01_AXI_arsize;
  sc_core::sc_in< sc_dt::sc_bv<2> > S01_AXI_arburst;
  sc_core::sc_in< sc_dt::sc_bv<1> > S01_AXI_arlock;
  sc_core::sc_in< sc_dt::sc_bv<4> > S01_AXI_arcache;
  sc_core::sc_in< sc_dt::sc_bv<3> > S01_AXI_arprot;
  sc_core::sc_in< sc_dt::sc_bv<4> > S01_AXI_arqos;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_aruser;
  sc_core::sc_in< bool > S01_AXI_arvalid;
  sc_core::sc_out< bool > S01_AXI_arready;
  sc_core::sc_out< sc_dt::sc_bv<16> > S01_AXI_rid;
  sc_core::sc_out< sc_dt::sc_bv<128> > S01_AXI_rdata;
  sc_core::sc_out< sc_dt::sc_bv<2> > S01_AXI_rresp;
  sc_core::sc_out< bool > S01_AXI_rlast;
  sc_core::sc_out< bool > S01_AXI_rvalid;
  sc_core::sc_in< bool > S01_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<10> > M00_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M00_AXI_awprot;
  sc_core::sc_out< bool > M00_AXI_awvalid;
  sc_core::sc_in< bool > M00_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M00_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M00_AXI_wstrb;
  sc_core::sc_out< bool > M00_AXI_wvalid;
  sc_core::sc_in< bool > M00_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M00_AXI_bresp;
  sc_core::sc_in< bool > M00_AXI_bvalid;
  sc_core::sc_out< bool > M00_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<10> > M00_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M00_AXI_arprot;
  sc_core::sc_out< bool > M00_AXI_arvalid;
  sc_core::sc_in< bool > M00_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M00_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M00_AXI_rresp;
  sc_core::sc_in< bool > M00_AXI_rvalid;
  sc_core::sc_out< bool > M00_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<10> > M01_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M01_AXI_awprot;
  sc_core::sc_out< bool > M01_AXI_awvalid;
  sc_core::sc_in< bool > M01_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M01_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M01_AXI_wstrb;
  sc_core::sc_out< bool > M01_AXI_wvalid;
  sc_core::sc_in< bool > M01_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M01_AXI_bresp;
  sc_core::sc_in< bool > M01_AXI_bvalid;
  sc_core::sc_out< bool > M01_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<10> > M01_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M01_AXI_arprot;
  sc_core::sc_out< bool > M01_AXI_arvalid;
  sc_core::sc_in< bool > M01_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M01_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M01_AXI_rresp;
  sc_core::sc_in< bool > M01_AXI_rvalid;
  sc_core::sc_out< bool > M01_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M02_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M02_AXI_awprot;
  sc_core::sc_out< bool > M02_AXI_awvalid;
  sc_core::sc_in< bool > M02_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M02_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M02_AXI_wstrb;
  sc_core::sc_out< bool > M02_AXI_wvalid;
  sc_core::sc_in< bool > M02_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M02_AXI_bresp;
  sc_core::sc_in< bool > M02_AXI_bvalid;
  sc_core::sc_out< bool > M02_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M02_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M02_AXI_arprot;
  sc_core::sc_out< bool > M02_AXI_arvalid;
  sc_core::sc_in< bool > M02_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M02_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M02_AXI_rresp;
  sc_core::sc_in< bool > M02_AXI_rvalid;
  sc_core::sc_out< bool > M02_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M03_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M03_AXI_awprot;
  sc_core::sc_out< bool > M03_AXI_awvalid;
  sc_core::sc_in< bool > M03_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M03_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M03_AXI_wstrb;
  sc_core::sc_out< bool > M03_AXI_wvalid;
  sc_core::sc_in< bool > M03_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M03_AXI_bresp;
  sc_core::sc_in< bool > M03_AXI_bvalid;
  sc_core::sc_out< bool > M03_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M03_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M03_AXI_arprot;
  sc_core::sc_out< bool > M03_AXI_arvalid;
  sc_core::sc_in< bool > M03_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M03_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M03_AXI_rresp;
  sc_core::sc_in< bool > M03_AXI_rvalid;
  sc_core::sc_out< bool > M03_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M04_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M04_AXI_awprot;
  sc_core::sc_out< bool > M04_AXI_awvalid;
  sc_core::sc_in< bool > M04_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M04_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M04_AXI_wstrb;
  sc_core::sc_out< bool > M04_AXI_wvalid;
  sc_core::sc_in< bool > M04_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M04_AXI_bresp;
  sc_core::sc_in< bool > M04_AXI_bvalid;
  sc_core::sc_out< bool > M04_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M04_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M04_AXI_arprot;
  sc_core::sc_out< bool > M04_AXI_arvalid;
  sc_core::sc_in< bool > M04_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M04_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M04_AXI_rresp;
  sc_core::sc_in< bool > M04_AXI_rvalid;
  sc_core::sc_out< bool > M04_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<18> > M05_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M05_AXI_awprot;
  sc_core::sc_out< bool > M05_AXI_awvalid;
  sc_core::sc_in< bool > M05_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M05_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M05_AXI_wstrb;
  sc_core::sc_out< bool > M05_AXI_wvalid;
  sc_core::sc_in< bool > M05_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M05_AXI_bresp;
  sc_core::sc_in< bool > M05_AXI_bvalid;
  sc_core::sc_out< bool > M05_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<18> > M05_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M05_AXI_arprot;
  sc_core::sc_out< bool > M05_AXI_arvalid;
  sc_core::sc_in< bool > M05_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M05_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M05_AXI_rresp;
  sc_core::sc_in< bool > M05_AXI_rvalid;
  sc_core::sc_out< bool > M05_AXI_rready;

  // Dummy Signals for IP Ports


protected:

  virtual void before_end_of_elaboration();

private:

  xtlm::xaximm_pin2xtlm_t<128,40,16,16,1,1,16,1>* mp_S00_AXI_transactor;
  xsc::common::vectorN2scalar_converter<1>* mp_S00_AXI_awlock_converter;
  sc_signal< bool > m_S00_AXI_awlock_converter_signal;
  xsc::common::vectorN2scalar_converter<1>* mp_S00_AXI_arlock_converter;
  sc_signal< bool > m_S00_AXI_arlock_converter_signal;
  xtlm::xaximm_pin2xtlm_t<128,40,16,16,1,1,16,1>* mp_S01_AXI_transactor;
  xsc::common::vectorN2scalar_converter<1>* mp_S01_AXI_awlock_converter;
  sc_signal< bool > m_S01_AXI_awlock_converter_signal;
  xsc::common::vectorN2scalar_converter<1>* mp_S01_AXI_arlock_converter;
  sc_signal< bool > m_S01_AXI_arlock_converter_signal;
  xtlm::xaximm_xtlm2pin_t<32,10,1,1,1,1,1,1>* mp_M00_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,10,1,1,1,1,1,1>* mp_M01_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,9,1,1,1,1,1,1>* mp_M02_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,9,1,1,1,1,1,1>* mp_M03_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,9,1,1,1,1,1,1>* mp_M04_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,18,1,1,1,1,1,1>* mp_M05_AXI_transactor;

  // Transactor stubs
  xtlm::xtlm_aximm_initiator_stub * M00_AXI_transactor_initiator_rd_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M00_AXI_transactor_initiator_wr_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M01_AXI_transactor_initiator_rd_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M01_AXI_transactor_initiator_wr_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M02_AXI_transactor_initiator_rd_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M02_AXI_transactor_initiator_wr_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M03_AXI_transactor_initiator_rd_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M03_AXI_transactor_initiator_wr_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M04_AXI_transactor_initiator_rd_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M04_AXI_transactor_initiator_wr_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M05_AXI_transactor_initiator_rd_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M05_AXI_transactor_initiator_wr_socket_stub;
  xtlm::xtlm_aximm_target_stub * S00_AXI_transactor_target_rd_socket_stub;
  xtlm::xtlm_aximm_target_stub * S00_AXI_transactor_target_wr_socket_stub;
  xtlm::xtlm_aximm_target_stub * S01_AXI_transactor_target_rd_socket_stub;
  xtlm::xtlm_aximm_target_stub * S01_AXI_transactor_target_wr_socket_stub;

  // Socket stubs

};
#endif // VCSSYSTEMC




#ifdef MTI_SYSTEMC
#include "utils/xtlm_aximm_initiator_stub.h"

#include "utils/xtlm_aximm_target_stub.h"

class DllExport Loopback_axi_smc_0 : public Loopback_axi_smc_0_sc
{
public:

  Loopback_axi_smc_0(const sc_core::sc_module_name& nm);
  virtual ~Loopback_axi_smc_0();

  // module pin-to-pin RTL interface

  sc_core::sc_in< bool > aclk;
  sc_core::sc_in< bool > aresetn;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_awid;
  sc_core::sc_in< sc_dt::sc_bv<40> > S00_AXI_awaddr;
  sc_core::sc_in< sc_dt::sc_bv<8> > S00_AXI_awlen;
  sc_core::sc_in< sc_dt::sc_bv<3> > S00_AXI_awsize;
  sc_core::sc_in< sc_dt::sc_bv<2> > S00_AXI_awburst;
  sc_core::sc_in< sc_dt::sc_bv<1> > S00_AXI_awlock;
  sc_core::sc_in< sc_dt::sc_bv<4> > S00_AXI_awcache;
  sc_core::sc_in< sc_dt::sc_bv<3> > S00_AXI_awprot;
  sc_core::sc_in< sc_dt::sc_bv<4> > S00_AXI_awqos;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_awuser;
  sc_core::sc_in< bool > S00_AXI_awvalid;
  sc_core::sc_out< bool > S00_AXI_awready;
  sc_core::sc_in< sc_dt::sc_bv<128> > S00_AXI_wdata;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_wstrb;
  sc_core::sc_in< bool > S00_AXI_wlast;
  sc_core::sc_in< bool > S00_AXI_wvalid;
  sc_core::sc_out< bool > S00_AXI_wready;
  sc_core::sc_out< sc_dt::sc_bv<16> > S00_AXI_bid;
  sc_core::sc_out< sc_dt::sc_bv<2> > S00_AXI_bresp;
  sc_core::sc_out< bool > S00_AXI_bvalid;
  sc_core::sc_in< bool > S00_AXI_bready;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_arid;
  sc_core::sc_in< sc_dt::sc_bv<40> > S00_AXI_araddr;
  sc_core::sc_in< sc_dt::sc_bv<8> > S00_AXI_arlen;
  sc_core::sc_in< sc_dt::sc_bv<3> > S00_AXI_arsize;
  sc_core::sc_in< sc_dt::sc_bv<2> > S00_AXI_arburst;
  sc_core::sc_in< sc_dt::sc_bv<1> > S00_AXI_arlock;
  sc_core::sc_in< sc_dt::sc_bv<4> > S00_AXI_arcache;
  sc_core::sc_in< sc_dt::sc_bv<3> > S00_AXI_arprot;
  sc_core::sc_in< sc_dt::sc_bv<4> > S00_AXI_arqos;
  sc_core::sc_in< sc_dt::sc_bv<16> > S00_AXI_aruser;
  sc_core::sc_in< bool > S00_AXI_arvalid;
  sc_core::sc_out< bool > S00_AXI_arready;
  sc_core::sc_out< sc_dt::sc_bv<16> > S00_AXI_rid;
  sc_core::sc_out< sc_dt::sc_bv<128> > S00_AXI_rdata;
  sc_core::sc_out< sc_dt::sc_bv<2> > S00_AXI_rresp;
  sc_core::sc_out< bool > S00_AXI_rlast;
  sc_core::sc_out< bool > S00_AXI_rvalid;
  sc_core::sc_in< bool > S00_AXI_rready;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_awid;
  sc_core::sc_in< sc_dt::sc_bv<40> > S01_AXI_awaddr;
  sc_core::sc_in< sc_dt::sc_bv<8> > S01_AXI_awlen;
  sc_core::sc_in< sc_dt::sc_bv<3> > S01_AXI_awsize;
  sc_core::sc_in< sc_dt::sc_bv<2> > S01_AXI_awburst;
  sc_core::sc_in< sc_dt::sc_bv<1> > S01_AXI_awlock;
  sc_core::sc_in< sc_dt::sc_bv<4> > S01_AXI_awcache;
  sc_core::sc_in< sc_dt::sc_bv<3> > S01_AXI_awprot;
  sc_core::sc_in< sc_dt::sc_bv<4> > S01_AXI_awqos;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_awuser;
  sc_core::sc_in< bool > S01_AXI_awvalid;
  sc_core::sc_out< bool > S01_AXI_awready;
  sc_core::sc_in< sc_dt::sc_bv<128> > S01_AXI_wdata;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_wstrb;
  sc_core::sc_in< bool > S01_AXI_wlast;
  sc_core::sc_in< bool > S01_AXI_wvalid;
  sc_core::sc_out< bool > S01_AXI_wready;
  sc_core::sc_out< sc_dt::sc_bv<16> > S01_AXI_bid;
  sc_core::sc_out< sc_dt::sc_bv<2> > S01_AXI_bresp;
  sc_core::sc_out< bool > S01_AXI_bvalid;
  sc_core::sc_in< bool > S01_AXI_bready;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_arid;
  sc_core::sc_in< sc_dt::sc_bv<40> > S01_AXI_araddr;
  sc_core::sc_in< sc_dt::sc_bv<8> > S01_AXI_arlen;
  sc_core::sc_in< sc_dt::sc_bv<3> > S01_AXI_arsize;
  sc_core::sc_in< sc_dt::sc_bv<2> > S01_AXI_arburst;
  sc_core::sc_in< sc_dt::sc_bv<1> > S01_AXI_arlock;
  sc_core::sc_in< sc_dt::sc_bv<4> > S01_AXI_arcache;
  sc_core::sc_in< sc_dt::sc_bv<3> > S01_AXI_arprot;
  sc_core::sc_in< sc_dt::sc_bv<4> > S01_AXI_arqos;
  sc_core::sc_in< sc_dt::sc_bv<16> > S01_AXI_aruser;
  sc_core::sc_in< bool > S01_AXI_arvalid;
  sc_core::sc_out< bool > S01_AXI_arready;
  sc_core::sc_out< sc_dt::sc_bv<16> > S01_AXI_rid;
  sc_core::sc_out< sc_dt::sc_bv<128> > S01_AXI_rdata;
  sc_core::sc_out< sc_dt::sc_bv<2> > S01_AXI_rresp;
  sc_core::sc_out< bool > S01_AXI_rlast;
  sc_core::sc_out< bool > S01_AXI_rvalid;
  sc_core::sc_in< bool > S01_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<10> > M00_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M00_AXI_awprot;
  sc_core::sc_out< bool > M00_AXI_awvalid;
  sc_core::sc_in< bool > M00_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M00_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M00_AXI_wstrb;
  sc_core::sc_out< bool > M00_AXI_wvalid;
  sc_core::sc_in< bool > M00_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M00_AXI_bresp;
  sc_core::sc_in< bool > M00_AXI_bvalid;
  sc_core::sc_out< bool > M00_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<10> > M00_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M00_AXI_arprot;
  sc_core::sc_out< bool > M00_AXI_arvalid;
  sc_core::sc_in< bool > M00_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M00_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M00_AXI_rresp;
  sc_core::sc_in< bool > M00_AXI_rvalid;
  sc_core::sc_out< bool > M00_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<10> > M01_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M01_AXI_awprot;
  sc_core::sc_out< bool > M01_AXI_awvalid;
  sc_core::sc_in< bool > M01_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M01_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M01_AXI_wstrb;
  sc_core::sc_out< bool > M01_AXI_wvalid;
  sc_core::sc_in< bool > M01_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M01_AXI_bresp;
  sc_core::sc_in< bool > M01_AXI_bvalid;
  sc_core::sc_out< bool > M01_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<10> > M01_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M01_AXI_arprot;
  sc_core::sc_out< bool > M01_AXI_arvalid;
  sc_core::sc_in< bool > M01_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M01_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M01_AXI_rresp;
  sc_core::sc_in< bool > M01_AXI_rvalid;
  sc_core::sc_out< bool > M01_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M02_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M02_AXI_awprot;
  sc_core::sc_out< bool > M02_AXI_awvalid;
  sc_core::sc_in< bool > M02_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M02_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M02_AXI_wstrb;
  sc_core::sc_out< bool > M02_AXI_wvalid;
  sc_core::sc_in< bool > M02_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M02_AXI_bresp;
  sc_core::sc_in< bool > M02_AXI_bvalid;
  sc_core::sc_out< bool > M02_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M02_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M02_AXI_arprot;
  sc_core::sc_out< bool > M02_AXI_arvalid;
  sc_core::sc_in< bool > M02_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M02_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M02_AXI_rresp;
  sc_core::sc_in< bool > M02_AXI_rvalid;
  sc_core::sc_out< bool > M02_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M03_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M03_AXI_awprot;
  sc_core::sc_out< bool > M03_AXI_awvalid;
  sc_core::sc_in< bool > M03_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M03_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M03_AXI_wstrb;
  sc_core::sc_out< bool > M03_AXI_wvalid;
  sc_core::sc_in< bool > M03_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M03_AXI_bresp;
  sc_core::sc_in< bool > M03_AXI_bvalid;
  sc_core::sc_out< bool > M03_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M03_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M03_AXI_arprot;
  sc_core::sc_out< bool > M03_AXI_arvalid;
  sc_core::sc_in< bool > M03_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M03_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M03_AXI_rresp;
  sc_core::sc_in< bool > M03_AXI_rvalid;
  sc_core::sc_out< bool > M03_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M04_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M04_AXI_awprot;
  sc_core::sc_out< bool > M04_AXI_awvalid;
  sc_core::sc_in< bool > M04_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M04_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M04_AXI_wstrb;
  sc_core::sc_out< bool > M04_AXI_wvalid;
  sc_core::sc_in< bool > M04_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M04_AXI_bresp;
  sc_core::sc_in< bool > M04_AXI_bvalid;
  sc_core::sc_out< bool > M04_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<9> > M04_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M04_AXI_arprot;
  sc_core::sc_out< bool > M04_AXI_arvalid;
  sc_core::sc_in< bool > M04_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M04_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M04_AXI_rresp;
  sc_core::sc_in< bool > M04_AXI_rvalid;
  sc_core::sc_out< bool > M04_AXI_rready;
  sc_core::sc_out< sc_dt::sc_bv<18> > M05_AXI_awaddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M05_AXI_awprot;
  sc_core::sc_out< bool > M05_AXI_awvalid;
  sc_core::sc_in< bool > M05_AXI_awready;
  sc_core::sc_out< sc_dt::sc_bv<32> > M05_AXI_wdata;
  sc_core::sc_out< sc_dt::sc_bv<4> > M05_AXI_wstrb;
  sc_core::sc_out< bool > M05_AXI_wvalid;
  sc_core::sc_in< bool > M05_AXI_wready;
  sc_core::sc_in< sc_dt::sc_bv<2> > M05_AXI_bresp;
  sc_core::sc_in< bool > M05_AXI_bvalid;
  sc_core::sc_out< bool > M05_AXI_bready;
  sc_core::sc_out< sc_dt::sc_bv<18> > M05_AXI_araddr;
  sc_core::sc_out< sc_dt::sc_bv<3> > M05_AXI_arprot;
  sc_core::sc_out< bool > M05_AXI_arvalid;
  sc_core::sc_in< bool > M05_AXI_arready;
  sc_core::sc_in< sc_dt::sc_bv<32> > M05_AXI_rdata;
  sc_core::sc_in< sc_dt::sc_bv<2> > M05_AXI_rresp;
  sc_core::sc_in< bool > M05_AXI_rvalid;
  sc_core::sc_out< bool > M05_AXI_rready;

  // Dummy Signals for IP Ports


protected:

  virtual void before_end_of_elaboration();

private:

  xtlm::xaximm_pin2xtlm_t<128,40,16,16,1,1,16,1>* mp_S00_AXI_transactor;
  xsc::common::vectorN2scalar_converter<1>* mp_S00_AXI_awlock_converter;
  sc_signal< bool > m_S00_AXI_awlock_converter_signal;
  xsc::common::vectorN2scalar_converter<1>* mp_S00_AXI_arlock_converter;
  sc_signal< bool > m_S00_AXI_arlock_converter_signal;
  xtlm::xaximm_pin2xtlm_t<128,40,16,16,1,1,16,1>* mp_S01_AXI_transactor;
  xsc::common::vectorN2scalar_converter<1>* mp_S01_AXI_awlock_converter;
  sc_signal< bool > m_S01_AXI_awlock_converter_signal;
  xsc::common::vectorN2scalar_converter<1>* mp_S01_AXI_arlock_converter;
  sc_signal< bool > m_S01_AXI_arlock_converter_signal;
  xtlm::xaximm_xtlm2pin_t<32,10,1,1,1,1,1,1>* mp_M00_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,10,1,1,1,1,1,1>* mp_M01_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,9,1,1,1,1,1,1>* mp_M02_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,9,1,1,1,1,1,1>* mp_M03_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,9,1,1,1,1,1,1>* mp_M04_AXI_transactor;
  xtlm::xaximm_xtlm2pin_t<32,18,1,1,1,1,1,1>* mp_M05_AXI_transactor;

  // Transactor stubs
  xtlm::xtlm_aximm_initiator_stub * M00_AXI_transactor_initiator_rd_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M00_AXI_transactor_initiator_wr_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M01_AXI_transactor_initiator_rd_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M01_AXI_transactor_initiator_wr_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M02_AXI_transactor_initiator_rd_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M02_AXI_transactor_initiator_wr_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M03_AXI_transactor_initiator_rd_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M03_AXI_transactor_initiator_wr_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M04_AXI_transactor_initiator_rd_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M04_AXI_transactor_initiator_wr_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M05_AXI_transactor_initiator_rd_socket_stub;
  xtlm::xtlm_aximm_initiator_stub * M05_AXI_transactor_initiator_wr_socket_stub;
  xtlm::xtlm_aximm_target_stub * S00_AXI_transactor_target_rd_socket_stub;
  xtlm::xtlm_aximm_target_stub * S00_AXI_transactor_target_wr_socket_stub;
  xtlm::xtlm_aximm_target_stub * S01_AXI_transactor_target_rd_socket_stub;
  xtlm::xtlm_aximm_target_stub * S01_AXI_transactor_target_wr_socket_stub;

  // Socket stubs

};
#endif // MTI_SYSTEMC
#endif // IP_LOOPBACK_AXI_SMC_0_H_
